数字设计使用latch到底有什么弊端?听说有的公司禁止使用latch?为何?
避免毛刺干扰
2# falloutmx 大侠能不能细说一二?
1. latch是电平触发，无法实现同步操作，与我们正常的时序逻辑电路设计思路不符。2. latch会对输入电平敏感，受布线延迟影响较大，比较容易导致输出有毛刺产生。 3. latch会导致静态时序分析和DFT会很复杂。4. 在ASIC中使用latch的集成度比DFF高，但在FPGA中正好相反，因为FPGA中没有标准的latch单元，但有DFF单元，一个LATCH需要多个LE才能实现。latch的好处：因为使用latch可以timing borrow，在高速电路设计中（timing会很紧），有时候就需要用latch。
对于latch的好处还是第一次听说呢，楼上说的有道理。
以前通吃岛上专门讨论过，不过今天不晓得扎了，论坛打不开了，我还说温习一下的
很好的解释，但是数字电路还是要避免使用latch，150M以上再考虑吧
其他好处：latch比ff快，面积小，功耗小
解释的很好
谢谢各位大侠啊，受教了
Latch一般在高速的设计中用的比较多，因为它速度快、集成度高、面积小。但其带来的负面影响也非常之大：1）做FPGA验证时，实现起来比较麻烦，因为FPGA是逻辑阵列，它的单元库里面没有Latch。2）Latch会给asic实现时综合、DFT设计带来非常大的麻烦。3）做STA的时候Latch也要单独处理。
学习了，谢谢
各位大虾很厉害
4# zhouzhiping849 嗯，说的相当全
latch到底有什么弊端?我想就是:1. 太省電2. 面積太小
新手学习中
解释的很好
建议小编研究一下各个基本电路单元用CMOS怎么搞出来。就比较理解楼上各位说的概念了，譬如latch的面积较小，在过去年代硬件比较值钱，规模较小的年代，就比较流行。但是随着芯片规模逐渐变大，对工具越来越依赖，平均每个管子的成本越来越低，速度越来越快，就要求设计要方便，而FF就比较合适了。
学习了，谢谢~
这位牛人解释的太好了！ 学习了～～～
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Latch可以用，在你对设计很有把握的时候，latch功耗小，速度快。只要时钟做好了，latch没有问题。牛电路都是latch。至于规定用DFF，是因为不Care面积/功耗，仅仅追求设计简单化。